IBM تكشف أول تقنية رقائق إلكترونية في العالم بأبعاد أقل من 1 نانومتر!

تم تطوير أول تقنية رقائق إلكترونية في العالم بأبعاد تقل عن نانومتر واحد، في خطوة تمثل محطة جديدة في مسار صناعة أشباه الموصلات التي تواجه تحديات متزايدة مع اقتراب تقنيات التصنيع الحالية من حدودها الفيزيائية.

تقنية جديدة تحقق أبعادًا أقل من 1 نانومتر لأول مرة، حيث تضم الشريحة نحو 100 مليار ترانزستور. تصميم Nanostack يعتمد على تكديس الترانزستورات في بنية ثلاثية الأبعاد، مع توقعات للإنتاج التجاري خلال خمس سنوات.

تم الإعلان عن أن التقنية الجديدة تعتمد على شريحة إلكترونية بدقة 0.7 نانومتر، أو ما يعادل 7 أنجستروم، مع تصميم جديد للترانزستورات أطلق عليه اسم Nanostack. تمثل هذه التقنية امتدادًا لأبحاث في مجال أشباه الموصلات منذ عقود، بهدف تحسين الأداء وكفاءة استهلاك الطاقة في الأجيال المقبلة من المعالجات.

تلعب أشباه الموصلات دورًا أساسيًا في تشغيل الحواسيب والهواتف الذكية والأجهزة المنزلية وشبكات الاتصالات ووسائل النقل والبنية التحتية الرقمية، وهو ما يجعل أي تقدم في هذا المجال ذا تأثير واسع على قطاعات التكنولوجيا المختلفة.

الشريحة الجديدة تضم ما يقارب 100 مليار ترانزستور في مساحة تعادل حجم ظفر الإصبع تقريبًا، وهي كثافة تقترب من ضعف ما حققته شريحة بدقة 2 نانومتر التي أُعلن عنها عام 2021. يعتمد هذا الإنجاز على مجموعة من الابتكارات الهندسية والمواد الجديدة إلى جانب البنية ثلاثية الأبعاد المستخدمة في التصميم.

تشير النتائج التقنية إلى أن التقنية الجديدة يمكن أن توفر زيادة في الأداء تصل إلى 50% أو تحسينا في كفاءة استهلاك الطاقة يصل إلى 70% مقارنة بشرائح 2 نانومتر، وذلك وفقًا لطبيعة الاستخدام ومتطلبات التشغيل. من المتوقع أن تستفيد من هذه التحسينات تطبيقات الذكاء الاصطناعي التوليدي ومراكز الحوسبة السحابية والأجهزة الإلكترونية المتقدمة.

اعتمد الباحثون على تطوير بنية جديدة للترانزستورات تختلف عن التصاميم السائدة حاليًا. يستند تصميم Nanostack إلى فكرة تكديس الترانزستورات رأسيًا داخل الشريحة بصورة متدرجة، ما يسمح باستغلال البعد الثالث لزيادة عدد المكونات الإلكترونية ضمن المساحة نفسها.

يُعد هذا النهج تطورًا جديدًا مقارنة بتقنية الشرائح النانوية التي تمثل أحد أبرز الأساليب المستخدمة في صناعة المعالجات الحديثة. يسمح التصميم الجديد باستخدام مواد مختلفة داخل كل طبقة من الطبقات المكدسة، الأمر الذي يمنح المهندسين مرونة أكبر في تحسين الأداء واستهلاك الطاقة لكل جزء من أجزاء الشريحة بصورة مستقلة.

أثبتت الاختبارات المعملية إمكانية تصنيع هذه البنية فعليًا وتشغيلها في دوائر إلكترونية عملية. شملت التجارب عمليات دمج دقيقة للغاية للطبقات العازلة، إلى جانب اختبار قنوات متعددة للترانزستورات وتشغيل دوائر إلكترونية قائمة على تقنية CMOS المستخدمة على نطاق واسع في صناعة المعالجات الحالية.

عرضت خلال مؤتمر الدوائر المتكاملة فائقة الكثافة لعام 2026 نتائج إضافية تشير إلى إمكانية تقليص مساحة ذاكرة SRAM بنسبة تصل إلى 40%. تُعد هذه الذاكرة عنصرًا أساسيًا في المعالجات الحديثة، لذلك يمكن أن يسهم هذا التطور في تصميم رقائق أكثر كفاءة وقدرة على التعامل مع الأحجام الكبيرة من البيانات المطلوبة لتطبيقات الذكاء الاصطناعي.

يمثل الوصول إلى مستوى أقل من نانومتر واحد أهمية خاصة لصناعة أشباه الموصلات؛ إذ أصبحت عملية تصغير الترانزستورات أكثر تعقيدًا مع اقتراب أبعادها من المستوى الذري. على الرغم من أن مسميات العقد التصنيعية الحديثة لم تعد تعبر دائمًا عن قياسات فيزيائية دقيقة، فإن تقنية 0.7 نانومتر تقدم دليلًا على إمكانية استمرار تطوير الرقائق خلال السنوات المقبلة.

ترى أن بنية Nanostack قد تفتح المجال أمام مواصلة التصغير وتحسين الأداء لمدة لا تقل عن عقد كامل، وهو ما يمنح الصناعة مسارًا جديدًا في وقت تزداد فيه الحاجة إلى قدرات حوسبية أعلى لتشغيل تطبيقات الذكاء الاصطناعي وتحليل البيانات الضخمة.

يأتي هذا الإعلان امتدادًا لسجل في أبحاث أشباه الموصلات؛ إذ شاركت خلال العقود الماضية في تطوير العديد من التقنيات الأساسية التي استخدمت لاحقًا في الصناعة. كانت قد أعلنت عام 2021 عن تطوير شريحة بدقة 2 نانومتر، وهو الإنجاز الذي اعتبر حينها من أبرز التطورات في هذا المجال.

قد تبدأ الاستفادة التجارية من تقنية Nanostack خلال نحو خمس سنوات إذا استمرت مراحل التطوير والاختبار وفق الخطط الحالية. رغم أن هذه التقنية ما زالت في مرحلة البحث والتطوير، إلا أنها تقدم مؤشرًا على الاتجاهات التي قد تتبعها صناعة أشباه الموصلات خلال السنوات المقبلة مع استمرار الطلب على معالجات أكثر قوة وكفاءة.